Trong thiết kế ASIC, trạng thái metastable là trạng thái mà tại thời điểm đó, giá trị của mạch không xác định được mức logic “0” hay “1”. Điều này dẫn đến hoạt động của mạch là không đoán trước được và có thể dẫn đến việc toàn bộ hệ thống bị sai

Trạng thái metastable luôn luôn  tồn tại trong thiết kế mạch bất đồng bộ,nơi mà trong một hệ thống có hơn 1 miền clock hoạt động độc lập với nhau. Để giải quyết vấn đề này, các phương pháp đồng bộ được sử dụng nhằm giảm thiểu khả năng xảy ra metastable đến mức có thể chấp nhận được.

Trong  thiết kế đồng bộ vấn đề metastable có thể được giải quyết bằng cách kiểm tra setup và hold time, thông qua công đoạn phân tích timing (Static Timing Analysis).

Một số điều kiện gây ra trạng thái metastable

– Khi tín hiệu input và mạch/hệ thống là một tín hiệu bất đồng bộ (Ví dụ một tín hiệu từ bên ngoài chân chip đưa vào)

– Khi thời gian để xung clock chuyển từ trạng thái logic 1/0 sang trạng thái logic 0/1 lớn hơn mức cho phép.

– Khi tín hiệu đi từ một miền clock sang một miền clock khác (bất đồng bộ)

– Khi dữ liệu ngõ vào của FF thay đội trong phạm vi set-up time và hold-time.

Bạn có đam mê ngành thiết kế vi mạch và bạn muốn có mức lương 1000 usd cùng lúc bạn

đang muốn tìm một Trung tâm để học vậy hãy đến với ngành vi mạch tại SEMICON