Giới thiệu

Lõi UART-APB là một bộ điều khiển giao tiếp nối tiếp bất đồng bộ với giao tiếp dữ liệu nối tiếp mà chủ yếu hướng tới sử dụng cho các hệ thống nhúng và thiết kế ASIC.

Lõi UART-APB có thể được sử dụng để giao tiếp trực tiếp với các chuẩn giao tiếp bất đồng bộ trong công nghiệp. Lõi UART-APB được thiết kế theo chủ định có khả năng thực hiện đầy đủ giao tiếp truyền nhận bất đồng bộ và hiệu quả trong một thiết bị lập trình được.

Đặc điểm chính

• Giao tiếp chuẩn bus AMBA APB 2.0
• Có thể cấu hình các thông số sau đây:
  • Độ rộng bus dữ liệu của APB:8, 16 và 32
  • DMA interface signal polarity
  • Dung lượng FIFO truyền và nhận: 0, 16, 32, 64,...,2048
  • Lựa chọn FIFO bên trong hoặc bên ngoài (RAM)
  • Các thanh ghi theo dõi để giảm chi phí phần mềm và cũng chứa phần mềm reset lập trình được
  • Chế độ tự động điều khiển luồng (Auto Flow Control)như được định rõ trong chuẩn 16750
  • Loopback mode that enables greater testing of Modem Control and Auto Flow Control
  • Chế độ ngắt Transmitter Holding Register Empty (THRE)
  • Chức năng báo bận
• Các chức năng dựa vào chuẩn công nghiệp 16550 như sau:
  • Độ rộng bit dữ liệu 5, 6, 7 hoặc 8 ; Độ rộng bit kết thúc 1, 1.5 hoặc 2; chẵn, lẻ, khoảng trắng, ký hiệu, hoặc không chẵn lẻ
  • Tạo và phát hiện đường ngắt
  • Tín hiệu DMA với 2 chế độ lập trình được
  • Xác nhận các ngắt được ưu tiên
• Cho phép/không cho phép lập trình FIFO
• Lập trình được bộ tạo tốc độ baud
• Phát hiện lỗi: kiểm tra chẵn lẻ, khung dữ liệu, và tràn
• Modem và các đường trạng thái được điều khiển độc lập
• Chế độ vòng trở lại cục bộ
• Hệ thống ngắt đầy đủ ưu tiên ngắt
• Các tính hiện điều khiển Controls Modem:CTS, RTS, DSR, DTR, RI và DCD

Sơ đồ khối

Tần số và tài nguyên (FIFO_DEDTH = 16)

	Tần số	Tài nguyên
Cyclone II - EP2C35F672C6	115 MHz	326 LEs - 143 Regs
Stratix II - EP2S60F484C5	133 MHz	246 ALUTs - 144 Regs

Mã nguồn và tài liệu

• Mã nguồn RTL (Verilog HDL)
• Mã nguồn kiểm tra (Verilog HDL)
• Tài liệu